代码块可否增加 SystemVerilog 和 uvm 的语法支持

SystemVerilog 和 uvm 是 IC 设计和验证的常用语言,希望能够增加代码块对 SystemVerilog 和 uvm 的语法支持

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  • Vanessa
    订阅者

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  • 其他回帖
  • 88250
    订阅者

    你好,思源目前使用的是 Highlight.js,你提到的两个语言的高亮支持似乎只有 Verilog,uvm 没有找到,麻烦在这里看下 https://highlightjs.org/download/ 是否有,有的话就可以支持,谢谢。

    1 回复
  • yoqirk
    作者

    是的,好像只有 Verilog,那么后续版本希望增加一下 verilog 的支持,谢谢,辛苦了